一、串行数字锁相频率合成器原理与应用（论文文献综述）
周磊[1]（2019）在《中频数字化接收机的硬件研究与实现》文中研究指明无线电接收机对硬件的依赖性很强,但是其信号的适应能力却比较差,并且它的识别能力也比较弱,而数字化接收机不仅可以较好地满足上述要求,还可以实现全景自动识别接收功能。数字化接收机需要将AD转换器尽可能的靠近接收天线,将模拟信号转换为数字信号,因为现阶段还很难对射频信号进行直接采样,所以中频数字化是目前数字化接收机普遍采用的设计方案。本论文针对某侦查干扰系统的技术指标要求和实际情况,提出了一种中频数字化接收机的整体设计方案,中频信号经过转换后,直接进行AD采样,采样的数据经过数字下变频以及数字解调后传至上位机实现中频数字化接收机功能。系统采用模块化设计,由信道模块、数字信号处理模块和控制模块组成,信道模块通过对接收信号的滤波、放大和混频后得到中频信号后送至数字信号处理模块。数字信号处理模块设计了基于FPGA的中频模拟信号解调电路、高速AD采样电路,实现了信号的模数转换、数字正交下变频以及滤波抽取功能,而DSP处理器则完成了基带信号数据的数字解调和抽样判断功能。控制模块实现了对系统控制、数据存储以及与上位机的交互功能。本文重点设计了频率合成器和数字信号处理模块,并对所设计的模块进行了功能验证和性能测试,数据表明该模块满足中频数字化接收机的技术指标要求,并可应用与某侦查干扰系统。
张佳俊[2]（2020）在《多接口电平输出的频率合成器研究及实现》文中研究表明随着通信技术、深空探测技术的不断发展,对频率源的性能提出了越来越高的要求。尤其是现在全球正大力发展的5G通信,相比于上一代通信技术,速率提高了100倍,时延下降了3050倍,这就需要一个精度极高、相位噪声极低、上升时间极短的频率合成器为科学研究和高性能系统的测量提供频率源。集成电路的飞速发展,促使了芯片功能和接口电平的多元化,对测量设备的接口也提出相应的要求,为了满足日益提高的测试要求,研究一种多接口电平输出、低相噪、低杂散的频率合成器势在必行。论文针对多接口电平输出的频率合成器开展了研究和设计,介绍了PLL频率合成技术、DDS频率合成技术以及DDS+PLL三种频率合成方法的原理和基本结构,并对各自的相噪和杂散性能进行了分析。提出了以小数锁相环为基础的多接口电平输出的频率合成器的的设计方案。针对方案中涉及的高频率分辨率、小数分频比引起的整数边界杂散、时间调制和高分辨相位设置等关键技术开展了论证攻关,得到有效的实现途径。完成了多接口电平输出的频率合成器硬件电路和逻辑控制程序设计,硬件电路包括频率合成模块、输出接口电平模块和时序逻辑控制模块,其中多接口电平输出模块包括LVDS输出模块、RS485输出模块、CMOS输出模块、PRBS输出模块、触发时钟输出模块和延迟线模块;逻辑控制程序包括整数分频器的设计、PRBS输出以及主要硬件的控制程序。最后搭建了测试平台,对设计的频率合成器的频率准确性、相位噪声、以及各接口输出信号的上升时间、下降时间和电平值等参数进行了测试,测试结果验证了设计的正确性。
牟仕浩[3]（2020）在《芯片级CPT原子钟射频模块设计与实现》文中提出原子钟可以提供精确的时钟信息,传统的原子钟体积、重量、以及功耗较大,因为其微波谐振腔的存在,限制了原子钟小型化的发展,而芯片级CPT原子钟因为其小体积、低功耗、可微型化等优点,近年来越来越受到国内外的重视,在军事国防、通信、无人机、GPS导航以及微小卫星等领域仍然存在大体积和高功耗的问题,为解决此类需求,基于CPT原理的芯片级原子钟具有良好的发展前景。国外CPT原子钟起步较早技术较为领先,已有成熟产品问世,国内CPT原子钟研究发展较晚,国内尚无成熟产品问世,因此亟待在CPT原子钟研究上取得突破。CPT原子钟包括物理系统和电路系统两部分组成,电路系统是其中重要的组成部分,本文旨在研究电路系统中伺服环路的关键部分射频模块,射频模块采用锁相环频率合成技术具有低相噪低杂散的优点,设计产生3.417GHz射频信号,采用性能良好的温度补偿压控晶振,三阶无源环路滤波器,锁相环芯片ADF4351内置低相噪压控振荡器（V CO）,利用STM32单片机对锁相环芯片进行配置以及实现输出频率的键控,在OLED上的实时显示,输出信号相位噪声优于-65dBc/Hz@100Hz,杂散抑制大于50dBc,并将所设计的射频模块与原子钟光学平台上VCSEL激光器相连接,采用半宽调制测试铷原子多普勒吸收峰,通过在不同温度下调节微波信号的功率找到其最佳工作点,为后续CPT信号测试以及频率锁定奠定基础。
蒋婷婷[4]（2020）在《超宽带雷达频率合成系统设计》文中研究表明随着我国经济技术的快速发展,雷达在军事领域上的应用越来越广泛,对人们的生活也带来了巨大的影响和改变。作为雷达关键系统之一的频率合成系统,不仅可以为雷达接收机提供本振信号,还可以为雷达发射机提供激励信号。频率合成系统被称为电子系统的“心脏”,通常应用于现代先进的电子系统中,如探测/遥测、雷达和微波通信,其性能指标决定了电子系统的关键指标的好坏。在现代雷达中,为了提高雷达的灵敏度和抗干扰能力,低相噪、低杂散、超宽带和频率捷变的频率合成系统已成为雷达系统重要的研究方向。本课题是为某型雷达设计一款高性能小体积的频率合成系统。该课题设计的频率合成系统的频率范围为1GHz8GHz,相位噪声优于-90dBc/Hz@1kHz,频率间隔为10MHZ,杂散优于-50dBc,跳频时间小于50us和体积不大于150（mm）*100（mm）*30mm。该系统突破传统理论,在一个系统内集成锁相,分频和开关滤波等功能。这种先进的宽带微波频率快速合成系统既能实现微波信号的产生,还大大降低了分系统的体积、重量,可大大简化电子整机的结构,是新一代航空雷达、气象雷达、卫星探测、微波通信等电子整机发展的核心部件。本课题的主要工作如下:1.对频率合成技术理论进行研究。从国内外说明了频率合成系统的研究现状。分析了目前主要的频率合成技术的优缺点。阐述了锁相环的工作原理,提出了几种频率合成方案,并确定了C波段基准源经分频和开关滤波向低端扩展的方案。2.FPGA控制单元部分。介绍了FPGA芯片的选型和电路原理图设计,并在Quartus II上进行控制程序的编程,然后对程序分模块介绍。最后在Modelsim上进行程序的仿真验证。3.C波段基带源模块的设计。根据雷达系统性能的要求,明确了C波段基带源的具体指标和设计方案。采用锁相环（PLL）原理合成基带源信号,并对关键技术指标进行了理论计算和仿真。详细介绍了器件的选型,给出了PCB图和实物图,最后对C波段基带源模块进行硬件测试。4.低频段模块的设计及系统联调。本文的设计创新点是在保证C波段基带源主要性能指标达到整体系统指标要求的前提下,增加了分频部分使信号频率带宽更宽而且整个系统的主要性能指标仍能达到要求。首先介绍了设计的方案以及芯片的选型,然后给出了PCB图和实物图,最后与C波段基带源一起进行系统的联调。结果表明,该频率合成系统的设计指标达到课题指标要求,本论文的设计目标实现。
蓝友[5]（2020）在《宽带小步进频率源研制》文中指出现今的电子系统更新换代的速度很快,且每次更新换代,其性能指标都会有一个质的提升,这对频率源的性能提出更高的要求,要求其具备更宽的输出带宽、更小的频率步进、更短的变频时间、更高的杂散与谐波抑制度、更低的相位噪声,同时还要求具备低功耗、轻量化、小型化等特点。本文针对现有射频微波频率源存在输出频率范围窄、频率步进大、频率转换时间长等问题,采用理论分析、仿真计算、实验验证相结合的研究方法,在射频微波频率源的宽带输出、高分辨率、捷变频等设计技术方面进行了深入研究。本文的主要研究工作包括:1.采用小数分频频率合成方案,设计了一款基于小数分频锁相环的0.053GHz宽带小步进频率源。该频率源在工作频段内最小频率步进为2Hz,杂散抑制大于70dBc,频率转换时间小于95μs,输出功率大于2.94dBm,相位噪声优于-90dBc/Hz@1kHz、-93dBc/Hz@10kHz。2.采用可变参考源驱动锁相环的频率合成方案,设计了一款0.115GHz超宽带小步进频率源。测试结果显示该频率源的最小频率步进为3Hz,远端杂散抑制大于50dBc,频率转换时间小于100us,输出功率大于-0.08dBm,相位噪声优于-80dBc/Hz@1kHz、-91dBc/Hz@10kHz。3.在0.115GHz超宽带小步进频率源的设计基础上,结合倍频技术与基片集成波导滤波器设计技术研制了一款小步进倍频源。该倍频源的工作频率范围为24.2526.65GHz,最小频率步进为5Hz,远端杂散抑制大于50dBc,输出功率大于10.78dBm,频率转换时间小于100us,相位噪声优于-75dBc/Hz@1kHz、-83dBc/Hz@10kHz。
叶津宇[6]（2020）在《超宽带小型化捷变频频率合成器的研究》文中研究说明频率合成器是通信以及雷达系统中的核心部件,随着电子系统的飞速发展,对频率合成器的需求也越来越高,根据应用场合不同,对频率合成器的各项指标要求也有所不同。其中通信系统更看重频率合成器的相位噪声和杂散抑制等指标,而雷达系统则更侧重于实现跳频时间上的捷变。在诸多频率捷变的方案中,锁相式捷变频率源具有宽带输出、结构简易、相位噪声好以及杂散抑制性能好的特点。因此,锁相式捷变频合成技术的研究具有重大意义。本文对近年来国内外文献进行了调研,并在教研室对捷变频率合成器已有的研究基础上实现了2～15GHz的超宽带捷变频率合成器。首先采用了集成压控振荡器（VCO）的锁相环芯片LMX2594作为宽带输出方案,LMX2594内部集成的VCO可以覆盖7.5～15GHz的频率范围,并且可以通过内部分频实现低至10MHz的频率输出;为了实现更好的相位噪声以及杂散抑制的性能,采用鉴相器HMC698从外部锁定LMX2594的形式构成锁相环路,HMC698具有超低的归一化相位噪声且支持高鉴相频率以及宽环路带宽,因此环路带宽确定为1MHz,并且由于鉴相芯片的特殊性选择了有源二阶滤波器作为环路滤波器。其次,采用DDS芯片AD9914的输出作为鉴相频率驱动锁相环的形式实现10k Hz的频率精度,为了满足锁相环的高鉴相频率以及更好地抑制DDS输出的镜像频率,经过频率规划,鉴相频率应在437～545MHz范围之内,并选取2.5GHz作为DDS的参考时钟,这个参考时钟由阶跃恢复二极管倍频链路产生。为了减少捷变频时间,采取了以下几种辅助手段:（1）采用电压预置锁相环的方法来减少起始频差。采用高速并行DAC芯片AD9764对VCO进行预置,其预置误差最大为69k Hz,远小于环路带宽,因此可以实现快速捕获;（2）采用LMX2594旁路VCO自校准的方法,通过串口控制切换所需的VCO核以及频段,大大节省了VCO自校准需要耗费的时间;（3）采用了并行控制的芯片,如HMC698、AD9914以及AD9764等,相较于串行控制节省了写入控制字的时间。基于以上系统方案设计,完成了电路设计以及腔体结构的设计,对加工后的PCB进行了工艺装配并完成了调试工作,最终实测捷变频时间在15?s左右;杂散抑制优于50d Bc;相位噪声在100k Hz频偏处优于-105d Bc/Hz,结构尺寸为10cm*10cm*2cm,满足小型化设计的需求。
闫成刚[7]（2019）在《低抖动紧凑型小数频率合成器关键技术研究》文中认为频率合成器能够产生稳定的周期性信号,用来给数字系统提供时钟信号或者给射频收发系统提供本振信号,是集成电路中最重要的电路模块之一。频率合成器的建立时间、参考杂散、功耗以及面积等是其核心指标。随着工艺节点的演进,基于LC振荡器的传统电荷泵锁相环所消耗的面积成本在整个系统中的占比将会越来越大,而面积较小的环形振荡器在相同功耗下的相位噪声性能远差于LC振荡器。因此,低抖动、紧凑型的频率合成器成为了近年来集成电路设计领域的研究热点。本文的主要工作和创新点:1)从传统电荷泵锁相环的系统模型以及基本电路模块出发分析了II类锁相环的系统参数设计方法及相位域模型,详细分析了适用于低抖动频率合成器的亚采样技术、亚谐波注入锁定技术以及开环频率技术,从而提出了亚谐波注入锁定锁相环与开环频率合成器级联的小数频率合成器架构,其中第一级利用亚谐波注入锁定锁相环的宽带特性实现对于环形振荡器相位噪声的充分抑制,第二级采用开环频率合成系统实现高分辨率、频率快速切换的小数频率合成,通过行为级仿真验证了系统设计的合理性;2)基于相位对齐理论建立了亚谐波注入锁定锁相环线性模型,改进设计了一种基于亚采样鉴相器的亚谐波注入锁定锁相环实时频率跟踪环路;3)提出了一种基于注入锁定环形振荡器的低功耗、高分辨率的数字相位调制器,在此基础上搭建了基于相位切换的开环频率合成系统,仿真结果表明动态范围为2π,相位分辨率可以达到10比特,在整个动态范围内差分非线性小于0.8LSB,当输入频率为450MHz时功耗为0.8mW;4)提出了一种近阈值供电电压下抗电源电压噪声以及工艺角变化的前馈型环形振荡器,通过检测由工艺角变化引起的MOS管阈值电压的变化结合电源电压的变化得到一个补偿电压,进而改变振荡器的电容负载实现对上述因素引起的频率漂移的补偿,仿真结果表明对于由工艺角引起的振荡器中心频率变化由38.3%降低到了1.5%,电源敏感度由2.5降低到了0.12;5)提出了一种低功耗宽调谐范围的两级环形压控振荡器结构,通过在输入端与输出反相端插入电阻提高振荡器频率,结合电流及交叉耦合反馈强度的调谐方式实现了电源到地的线性电压调谐范围,测试结果表明整个振荡器的调谐范围可以达到0.86GHz1.38GHz,功耗小于1.1mW,该方案在TSMC 40nm工艺下进行了流片验证。基于TSMC 28nm CMOS工艺设计了低抖动紧凑型小数频率合成器的电路与版图,并进行了流片验证。测试结果表明:内核面积为200μm×400μm,输出频率范围为300MHz540MHz,频率分辨率小于1KHz;0.9V电源电压下亚谐波注入锁定锁相环输出为440MHz时功耗为0.6mW,100KHz频偏处相位噪声约为-100dBc/Hz,均方根抖动误差为3.8ps,品质因子（FoM,Figure of Merit）为-230.6dB;整个频率合成器的功耗输出为440.4MHz时为2.7mW,100KHz频偏处相位噪声约为-85dBc/Hz,均方根抖动误差为17.6ps,FoM为-210.9dB。
段小莉[8]（2019）在《基于FPGA控制的低相噪捷变频率源设计》文中认为在近现代,伴随着科学技术的飞速发展,在电子对抗、雷达侦察、航天航空、无线通信、遥感遥测等领域,对频率源合成技术以及快速跳变频的技术要求也变得越来越高。现阶段的频率源合成技术的性能指标远达不到更高的性能要求,这也制约了我国在雷达侦查领域和超高速跳变频通信领域的发展。目前,高频段、高频率稳定度、宽频带、低相噪、低杂散、细步进、超高速跳变频及高输出功率成为频率源合成技术的目标。本文在结构上首先介绍了频率源合成的三种技术,它们分别是锁相频率合成技术、直接数字式（DDS）频率合成技术和直接模拟式频率合成技术。同时,在对锁相频率、直接数字式（DDS）、直接模拟三种频率源合成技术进行了分析后,比较了他们各自的优点和缺点;结合三种频率合成技术的优缺点研究了DDS激励锁相频率（PLL）合成、DDS与PLL环外混频和下变频锁相三种混合式频率合成方案的应用特点,然后介绍了DDS技术的工作原理、基本组成结构,DDS技术的相噪分析以及幅度相位、模数转换、时钟等因素对DDS杂散的影响分析。接着根据课题的实际以及相关技术指标的要求,对频率源系统方案进行设计,给出了课题的几种不同设计方案。通过过对几种不同方案的比选,分析它们各自的优缺点,最后采用了DDS+PLL的频率合成方法,这种方案充分结合了两者的优点,利用了DDS极高的频率分辨率、细步进、相位噪声低、频率变化快并且控制容易等优点与锁相环路（PLL）良好的跟踪及滤波特性相结合,并利用FPGA对DDS芯片功能引脚的控制,实现DDS在时钟的控制下输出不同的频率,从而使得锁相环路输出不同的频率,并保持一定的时间后继续转到下一个频率,很好地实现了捷变频。在软件功能实现方面对DDS的硬件电路中所使用的芯片进行了选择,对时钟信号、外围电路等模块进行了设计,同时对DDS的PCB版图的布局布线进行了合理的设计。最后对FPGA与AD9910通信控制的软件进行设计开发,并进行系统测试,完成项目的要求。
李春阳[9]（2019）在《VHF波段DMB移频直放站设计》文中提出随着DMB（Digital Multimedia Broadcasting,数字多媒体广播）业务的不断发展,出现的新应用对DMB信号的质量提出了更高的要求。另外,在一些地理环境复杂的地区,信号的良好覆盖也是一个亟需解决的问题。因此需要能够放大信号的直放站设备保证DMB信号在指定区域的无缝覆盖。目前存在的同频直放站设备由于自激干扰等问题,在实际应用中有很大的局限性,而现有的移频直放站主要应用于移动通信领域,其体积大、成本高,与DMB系统小范围、低成本的应用场景不相适应。本文基于对重庆邮电大学的DMB发射系统的研究,提出了一种小型化、低成本的移频直放站设计方案。首先,基于DMB系统单工通信、接收终端具有身份识别技术的特点,将移频直放站的系统方案进行简化。DMB系统属于单工通信,因此直放站内部不需要使用双工设备以及上行链路;DMB系统接收终端的接收频率可以根据需求进行设置,因此在经过一台设备移频后,不再需要另一台移频直放站设备进行信号的还原,DMB接收终端可以直接在移频后的频率接收信息。其次,在直放站内部结构上,使用高集成度的AD831混频器芯片与ADF4351锁相环芯片代替分立元件,不仅提高了系统的稳定性,也使得直放站的体积大幅减小。考虑到可能出现的频率冲突问题,本文设计了以STM32芯片为控制器的可编程锁相环频率合成器电路,因此移频直放站的输出信号频率可根据需要进行设置。在滤波器模块的设计中,本文使用抽头式梳状滤波器,使整个直放站系统的体积进一步减小。最后,利用重庆邮电大学正在使用的DMB发射系统,在室内与室外分别对DMB移频直放站进行测试,结果表明:（1）移频直放站总体尺寸不超过20cm*20cm*5cm,具备小型化特征,方便室内安装;（2）移频直放站的正常工作电压为12V,电流为135mA,信号增益最高可达33.26dB,输出信号邻道功率比为-36.73dBc;（3）现场测试中,使用移频直放站后,信号盲区的信号质量得到显着改善,证明了设计的工程实用性。
钟青[10]（2020）在《频控阵雷达频率合成子系统的设计与实现》文中指出频控阵雷达是一种按照某种特定规则给相邻阵元的发射载频施加微小频偏的新体制雷达,因其波束指向会随着距离的变化而发生偏转,能有效提供探测目标处距离维度的信息,成为国内外研究人员近年来研究的热点问题。对于频控阵雷达的原理、机制以及基本特性,国内外研究人员的认识早已达成一致,但对于频偏的施加方式,以及频偏方案的讨论,从未休止,而有关频控阵雷达采用何种发射结构和发射波形,如何选择频偏类型并保证达到最优效果,一直都是大家比较关心的问题。针对这些问题,本文开展了理论分析、方案研究、设计实现、测试验证等工作,主要内容如下:（1）提出了一种可以应用于频控阵雷达的线性频率调制连续波形多路相参电路结构。通过将线性频率调制连续波形技术和直接数字频率合成技术结合,对直接数字频率合成结构进行优化,解决了单个直接数字频率合成信号源产生多路信号的问题,实现了线性频率调制技术的数字化,有效降低了电路结构的复杂度,提高了多路信号产生的效率。（2）满足频控阵雷达样机对频率和相位的多样化需求。通过现场可编程门阵列（Filed Programmable Gate Array,FPGA）电路实现对频率合成系统的频率切换、频控阵雷达和相控阵雷达不同功能的切换,实现对信号源信号的相位控制和各通道信号的相位调制。（3）完成对频控阵雷达样机的频偏设计工作。通过研究相关频偏设计方案,选取适合本文平台的可实现频偏方案,实现上层指令对电路的频偏控制和切换,增加功能切换的逻辑,根据频控阵雷达系统所需要实现的功能,编写上位机的控制命令,通过可编程逻辑器件实现电路的重构,实现系统正常工作。（4）完成对频控阵雷达性能的测试,并对频控阵雷达信号进行处理和分析。通过在户外场地的实际测试,检验频控阵雷达样机的实际效果。本文最后通过分析实际测试的数据验证了频控阵雷达的基本特性。
二、串行数字锁相频率合成器原理与应用（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、串行数字锁相频率合成器原理与应用（论文提纲范文）
（1）中频数字化接收机的硬件研究与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题建立的背景和意义 |
| 1.2 国内外研究现状及发展趋势 |
| 1.2.1 国外研究情况 |
| 1.2.2 国内研究情况 |
| 1.3 本论文的内容及安排 |
| 第二章 中频数字化接收机的理论基础 |
| 2.1 信号采样的基本理论 |
| 2.1.1 奈奎斯特采样 |
| 2.1.2 带通信号采样 |
| 2.2 多率信号处理 |
| 2.3 高效数字滤波理论 |
| 2.3.1 半带滤波器 |
| 2.3.2 有限长单位冲激响应滤波器 |
| 2.3.3 积分梳状滤波器 |
| 2.4 数字混频正交变化理论 |
| 2.5 本章小结 |
| 第三章 中频数字化接收机的总体设计 |
| 3.1 接收机的技术指标 |
| 3.2 接收机的基本组成 |
| 3.2.1 中频数字化接收的设计 |
| 3.2.2 接收机的工作过程 |
| 3.3 本章小结 |
| 第四章 频率合成器电路设计 |
| 4.1 频率合成器的原理 |
| 4.1.1 直接数字式频率合成器 |
| 4.1.2 锁相环路频率合成器 |
| 4.2 频率合成器电路详细设计 |
| 4.2.1 一本振及外围电路设计 |
| 4.2.2 一本振锁相环路设计 |
| 4.2.3 二本振单元电路的设计 |
| 4.2.4 设计经验及结论 |
| 4.3 硬件测试 |
| 4.3.1 测试使用仪器 |
| 4.3.2 测试过程及结果 |
| 4.4 本章小结 |
| 第五章 数字信号处理电路设计 |
| 5.1 数字信号处理电路设计思路 |
| 5.2 数字信号处理电路设计方案 |
| 5.3 AD采样电路的设计 |
| 5.3.1 ADC器件选择 |
| 5.3.2 AD6645主要特点 |
| 5.3.3 AD6645内部结构及工作原理 |
| 5.3.4 AD采样电路原理图设计 |
| 5.3.5 设计经验及结论 |
| 5.4 数字下变频电路设计 |
| 5.4.1 变频器件的选择 |
| 5.4.2 下变频器的结构及工作原理 |
| 5.4.3 数字下变频电路设计 |
| 5.4.4 设计经验及结论 |
| 5.5 数字信号处理 |
| 5.6 硬件测试 |
| 5.6.1 测试硬件及测试设备 |
| 5.6.2 测试过程及结果 |
| 5.7 本章小结 |
| 第六章 总结与展望 |
| 参考文献 |
| 致谢 |
（2）多接口电平输出的频率合成器研究及实现（论文提纲范文）
| 摘要 |
| abstract |
| 1.绪论 |
| 1.1 研究背景及意义 |
| 1.2 频率合成器国内外研究现状 |
| 1.3 论文内容和章节安排 |
| 2.频率合成原理 |
| 2.1 PLL频率合成技术原理 |
| 2.1.1 PLL的基本结构 |
| 2.1.2 PLL相位噪声分析 |
| 2.1.3 PLL杂散分析 |
| 2.2 DDS频率合成技术原理 |
| 2.2.1 DDS的基本结构 |
| 2.2.2 DDS输出信号频谱分析 |
| 2.2.3 DDS杂散抑制方法 |
| 2.3 DDS+PLL频率合成原理 |
| 2.3.1 DDS+PLL基本结构 |
| 2.3.2 DDS+PLL系统杂散分析 |
| 2.4 本章小结 |
| 3.设计方案及关键技术分析 |
| 3.1 设计要求 |
| 3.2 方案设计 |
| 3.3 关键技术分析 |
| 3.3.1 频率分辨率 |
| 3.3.2 整数边界杂散控制 |
| 3.3.3 高精度时间调制技术 |
| 3.3.4 高分辨率相位设定技术 |
| 3.4 本章小结 |
| 4.硬件电路及程序设计 |
| 4.1 频率合成电路设计 |
| 4.1.1 锁相环设计 |
| 4.1.2 整数分频器设计 |
| 4.2 接口电路设计 |
| 4.2.1 LVDS电路设计 |
| 4.2.2 CMOS电路设计 |
| 4.2.3 RS-485电路设计 |
| 4.2.4 PRBS设计 |
| 4.3 相位设定电路设计 |
| 4.4 时间调制电路设计 |
| 4.5 整数分频器程序设计 |
| 4.6 通信程序设计 |
| 4.7 本章小结 |
| 5.系统测试与分析 |
| 5.1 测试平台搭建 |
| 5.2 频率合成器参数测试 |
| 5.2.1 输出频率测试 |
| 5.2.2 输出电平测试 |
| 5.2.3 相位噪声测试 |
| 5.2.4 时间调制功能测试 |
| 5.2.5 PRBS测试 |
| 5.4 本章小结 |
| 6.总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及取得的研究成果 |
| 致谢 |
（3）芯片级CPT原子钟射频模块设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 课题背景及意义 |
| 1.2 芯片原子钟的国内外研究概况 |
| 1.2.1 国内研究现状 |
| 1.2.2 国外研究现状 |
| 1.3 频率合成技术的主要方法 |
| 1.4 锁相倍频信号源国内外研究现状 |
| 1.5 本文的主要内容 |
| 2 锁相环频率合成技术基本理论 |
| 2.1 锁相环路的基本特性 |
| 2.1.1 窄带滤波特性 |
| 2.1.2 自动跟踪特性 |
| 2.2 锁相环路的组成 |
| 2.2.1 鉴频鉴相器 |
| 2.2.2 环路滤波器 |
| 2.2.3 压控振荡器(VCO) |
| 2.3 锁相环路的性能 |
| 2.3.1 锁相环路建模 |
| 2.3.2 锁相环路动态方程 |
| 2.4 本章小结 |
| 3 锁相环相位噪声及杂散分析处理 |
| 3.1 相位噪声概述 |
| 3.1.1 环路噪声类型 |
| 3.2 锁相环路相位噪声分析 |
| 3.3 减小锁相环相位噪声的措施 |
| 3.4 杂散概述 |
| 3.5 环路杂散分析 |
| 3.5.1 泄露杂散 |
| 3.5.2 脉冲杂散 |
| 3.6 减小环路杂散的措施 |
| 3.7 本章小结 |
| 4 锁相环频率合成器的设计与实现 |
| 4.1 锁相环频率合成器指标要求 |
| 4.2 锁相环芯片选型及方案确定 |
| 4.2.1 锁相环芯片选型分析 |
| 4.2.2 锁相环频率合成器方案 |
| 4.3 系统电路设计 |
| 4.3.1 ADF4351 外围电路设计 |
| 4.3.2 环路滤波器的设计 |
| 4.3.3 VCO电路设计 |
| 4.3.4 电源稳压电路设计 |
| 4.3.5 STM32 主控电路设计 |
| 4.4 系统仿真论证 |
| 4.5 硬件电路的实现与测试 |
| 4.5.1 电路原理图及PCB版图 |
| 4.5.2 锁相环频率合成器输出频率测试分析 |
| 4.5.3 射频模块相位噪声的分析 |
| 4.6 本章小结 |
| 5 CPT原子钟射频模块测试 |
| 5.1 原子钟光学平台的搭建 |
| 5.2 VCSEL激光器半宽调制 |
| 5.3 铷原子多普勒吸收峰的测试 |
| 5.4 本章小结 |
| 6 总结与展望 |
| 6.1 工作总结 |
| 6.2 工作展望 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及取得的研究成果 |
| 致谢 |
（4）超宽带雷达频率合成系统设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 课题内容及结构安排 |
| 第二章 频率合成原理 |
| 2.1 频率合成技术介绍 |
| 2.2 锁相环的主要组成 |
| 2.2.1 鉴相器 |
| 2.2.2 环路滤波器 |
| 2.2.3 压控振荡器 |
| 2.3 锁相环频率合成系统的主要分类 |
| 2.3.1 整数分频锁相环 |
| 2.3.2 小数分频锁相环 |
| 2.4 频率合成系统的主要技术指标 |
| 2.5 频率合成系统的设计方案 |
| 2.5.1 倍频设计 |
| 2.5.2 分频设计 |
| 2.5.3 分频+倍频设计 |
| 2.6 系统总体设计 |
| 2.6.1 系统性能指标 |
| 2.6.2 系统设计方案 |
| 2.7 本章小结 |
| 第三章 控制单元设计 |
| 3.1 控制单元硬件电路设计 |
| 3.1.1 FPGA主要外围电路设计 |
| 3.1.2 FPGA电路原理图和实物图 |
| 3.2 通信协议介绍 |
| 3.2.1 UART通信协议 |
| 3.2.2 SPI通信协议 |
| 3.3 控制单元程序设计 |
| 3.3.1 接收模块设计 |
| 3.3.2 译码模块设计 |
| 3.3.3 开关控制模块设计 |
| 3.3.4 分频模块设计 |
| 3.3.5 HMC704LP4寄存器写模块 |
| 3.4 系统整体仿真 |
| 3.5 本章小结 |
| 第四章 C波段基带源设计 |
| 4.1 C波段基带源设计指标 |
| 4.2 C波段基带源设计方案 |
| 4.3 主要器件选择 |
| 4.4 电路设计及分析 |
| 4.5 电路调试及分析 |
| 4.6 C波段基带源的测试结果及分析 |
| 4.6.1 频率范围指标测试及分析 |
| 4.6.2 频率间隔测试及分析 |
| 4.6.3 杂散指标测试及分析 |
| 4.6.4 相位噪声测试指标及分析 |
| 4.6.5 测试结果分析 |
| 4.7 本章小结 |
| 第五章 低频段分频设计及系统联调 |
| 5.1 设计方案 |
| 5.2 器件选型 |
| 5.3 电路设计及分析 |
| 5.4 电路调试及分析 |
| 5.5 系统联调的测试结果及分析 |
| 5.5.1 频率范围指标测试及分析 |
| 5.5.2 频率间隔指标测试及分析 |
| 5.5.3 杂散指标测试及分析 |
| 5.5.4 相位噪声测试指标及分析 |
| 5.5.5 跳频时间指标测试及分析 |
| 5.5.6 测试结果分析 |
| 5.6 系统的实物图 |
| 5.7 本章小结 |
| 第六章 总结与展望 |
| 6.1 本文的工作总结 |
| 6.2 下一步的工作展望 |
| 参考文献 |
| 致谢 |
| 作者简介及读研期间主要科研成果 |
（5）宽带小步进频率源研制（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 频率源的国内外研究现状与发展趋势 |
| 1.3 本文的主要贡献与创新 |
| 1.4 本论文的结构安排 |
| 第二章 频率源相关理论基础 |
| 2.1 频率源主要的性能指标 |
| 2.2 常见的频率合成技术 |
| 2.2.1 直接模拟频率合成技术 |
| 2.2.2 锁相频率合成技术 |
| 2.2.3 直接数字频率合成技术 |
| 2.2.4 混合频率合成技术 |
| 2.3 本章小结 |
| 第三章 0.05~3GHz宽带小步进频率源研制 |
| 3.1 系统方案设计与论证 |
| 3.1.1 系统方案设计 |
| 3.1.2 关键器件选型 |
| 3.1.3 系统方案可行性分析 |
| 3.2 0.05~3GHz宽带小步进频率源系统硬件 |
| 3.2.1 参考源电路 |
| 3.2.2 电源电路 |
| 3.2.3 控制与显示电路 |
| 3.2.4 环路滤波器 |
| 3.2.5 硬件电路制作 |
| 3.3 0.05~3GHz宽带小步进频率源软件实现 |
| 3.4 0.05~3GHz宽带小步进频率源测试与分析 |
| 3.5 本章小结 |
| 第四章 0.1~15GHz超宽带小步进频率源研制 |
| 4.1 系统方案设计与论证 |
| 4.1.1 系统方案设计 |
| 4.1.2 关键器件选型 |
| 4.1.3 系统方案可行性分析 |
| 4.2 0.1~15GHz超宽带小步进频率源硬件 |
| 4.2.1 可变参考源模块 |
| 4.2.2 小数分频锁相环模块 |
| 4.3 0.1~15GHz超宽带小步进频率源软件实现 |
| 4.3.1 可变参考源模块软件实现 |
| 4.3.2 小数分频锁相环模块软件实现 |
| 4.3.3 频率源系统整体软件实现 |
| 4.4 0.1~15GHz超宽带小步进频率源测试与分析 |
| 4.4.1 可变参考源模块测试 |
| 4.4.2 小数分频锁相环模块测试 |
| 4.4.3 频率源系统测试 |
| 4.5 改进的0.1~15GHz超宽带小步进频率源测试与分析 |
| 4.6 本章小结 |
| 第五章 小步进倍频源研制 |
| 5.1 系统方案设计与论证 |
| 5.2 小步进倍频源硬件 |
| 5.2.1 倍频器 |
| 5.2.2 SIW滤波器 |
| 5.3 小步进倍频源测试与分析 |
| 5.4 本章小结 |
| 第六章 全文总结与展望 |
| 6.1 全文总结 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（6）超宽带小型化捷变频频率合成器的研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景 |
| 1.1.1 相干直接频率合成技术 |
| 1.1.2 锁相频率合成技术 |
| 1.1.3 直接数字频率合成技术 |
| 1.1.4 混合式频率合成技术 |
| 1.2 国内外研究概况 |
| 1.2.1 国外发展动态 |
| 1.2.2 国内发展动态 |
| 1.3 论文内容及结构安排 |
| 2 锁相式频率合成器理论 |
| 2.1 锁相式频率合成器的组成 |
| 2.1.1 鉴相器 |
| 2.1.2 环路滤波器 |
| 2.1.3 压控振荡器 |
| 2.1.4 分频器 |
| 2.2 锁相环系统的性能分析 |
| 2.2.1 锁相环的基本方程 |
| 2.2.2 锁相环的噪声分析 |
| 2.2.3 锁相环的相位传递函数 |
| 2.2.4 锁相环的捕获特性 |
| 2.3 本章小结 |
| 3 宽带捷变频率合成器的实现方法 |
| 3.1 实现频率捷变的常用方案 |
| 3.1.1 乒乓式锁相环方案 |
| 3.1.2 DDS激励锁相环方案 |
| 3.1.3 锁相环与DDS混频方案 |
| 3.1.4 锁相环预置电压方案 |
| 3.2 实现宽带输出的常用方案 |
| 3.2.1 宽带压控振荡器方案 |
| 3.2.2 YIG调谐振荡器(YTO)方案 |
| 3.2.3 集成压控振荡器的锁相环方案 |
| 3.3 本章小结 |
| 4 宽带捷变频率合成器方案设计 |
| 4.1 项目指标及功能要求 |
| 4.2 系统方案设计 |
| 4.3 锁相环方案设计 |
| 4.3.1 压控振荡器选型 |
| 4.3.2 鉴相器选型 |
| 4.3.3 环路滤波器设计 |
| 4.4 参考频率链路方案设计 |
| 4.4.1 DDS方案设计 |
| 4.4.2 倍频链路方案设计 |
| 4.5 电压预置模块方案设计 |
| 4.5.1 DAC方案设计 |
| 4.5.2 ADC方案设计 |
| 4.6 频率控制的实现 |
| 4.7 指标可行性分析 |
| 4.7.1 相位噪声分析 |
| 4.7.2 杂散抑制分析 |
| 4.7.3 跳频时间分析 |
| 4.8 本章小结 |
| 5 宽带捷变频率合成器电路设计与指标测试 |
| 5.1 宽带捷变频合成器的关键电路设计 |
| 5.1.1 锁相环电路设计 |
| 5.1.2 参考链路电路设计 |
| 5.1.3 电压预置模块电路设计 |
| 5.2 宽带捷变频率合成器的PCB设计 |
| 5.3 腔体结构设计及实物 |
| 5.4 测试环境与测试结果分析 |
| 5.4.1 测试环境 |
| 5.4.2 测试结果及分析 |
| 5.5 结论 |
| 5.6 分析不足及方案改进 |
| 5.7 本章小结 |
| 6 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（7）低抖动紧凑型小数频率合成器关键技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.1.1 研究背景 |
| 1.1.2 研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 亚谐波注入锁定锁相环 |
| 1.2.2 开环频率合成技术 |
| 1.3 论文的主要工作与创新点 |
| 1.3.1 研究目标 |
| 1.3.2 主要工作与创新点 |
| 1.4 论文的结构 |
| 第二章 频率合成器概述 |
| 2.1 频率合成器性能指标 |
| 2.1.1 抖动/相位噪声 |
| 2.1.2 杂散 |
| 2.1.3 频率分辨率与调谐范围 |
| 2.1.4 锁定时间 |
| 2.1.5 功耗与面积 |
| 2.2 PLL频率合成器概述 |
| 2.2.1 电荷泵锁相环基本模块 |
| 2.2.2 电荷泵锁相环线性模型及环路分析 |
| 2.2.3 ΣΔ小数型锁相环 |
| 2.2.4 ΣΔ锁相环相位噪声分析 |
| 2.3 低抖动频率合成器概述 |
| 2.3.1 亚采样锁相环 |
| 2.3.2 亚谐波注入锁定锁相环 |
| 2.3.3 开环频率合成器 |
| 2.4 本章小结 |
| 第三章 低抖动紧凑型频率合成器系统研究与设计 |
| 3.1 系统架构研究与设计 |
| 3.1.1 系统架构研究 |
| 3.1.2 系统设计 |
| 3.2 注入锁定锁相环研究与设计 |
| 3.2.1 注入锁定振荡器相位模型研究 |
| 3.2.2 SIPLL线性模型研究及参数设计 |
| 3.2.3 性能分析 |
| 3.3 基于相位切换的开环频率合成器研究与设计 |
| 3.3.1 数字相位调制器参数研究 |
| 3.3.2 开环频率合成器系统设计 |
| 3.4 本章小结 |
| 第四章 低功耗数字相位调制器研究与设计 |
| 4.1 数字相位调制器研究 |
| 4.1.1 基于分频器数字相位调制器 |
| 4.1.2 基于延迟线的数字相位调制器 |
| 4.1.3 基于相位插值的数字相位调制器 |
| 4.2 基于ILRO的数字相位调制器的提出与设计 |
| 4.2.1 注入锁定振荡器输出相位特性研究 |
| 4.2.2 基于ILRO的数字相位调制器整体结构 |
| 4.2.3 环形振荡器设计 |
| 4.2.4 相位切换电路设计 |
| 4.3 基于ILRO相位调制器的开环频率合成系统 |
| 4.4 本章小结 |
| 第五章 低抖动小数频率合成器其他关键模块研究与设计 |
| 5.1 低功耗环形压控振荡器研究与设计 |
| 5.1.1 近阈值电源电压下前馈型环形振荡器研究 |
| 5.1.2 低功耗宽调谐范围两级环形振荡器研究 |
| 5.1.3 两级注入锁定环形压控振荡器设计 |
| 5.2 注入锁定频率跟踪环路设计 |
| 5.2.1 常用电路结构 |
| 5.2.2 电路设计 |
| 5.3 相位增益校准电路研究与设计 |
| 5.3.1 增益误差校准方法研究 |
| 5.3.2 相位增益校准电路设计 |
| 5.4 数字控制电路 |
| 5.4.1 初始频率校准电路 |
| 5.4.2 数字相位控制电路设计 |
| 5.5 本章小结 |
| 第六章 频率合成器版图设计与测试结果分析 |
| 6.1 频率合成器框图及版图设计规则 |
| 6.1.1 频率合成器版图基本框图 |
| 6.1.2 版图设计规则 |
| 6.2 频率合成器版图设计 |
| 6.2.1 环形振荡器延时单元版图设计 |
| 6.2.2 亚谐波注入锁定锁相环版图设计 |
| 6.2.3 基于ILRO的数字相位调制器版图设计 |
| 6.2.4 频率合成器整体版图 |
| 6.3 芯片封装及测试方案 |
| 6.3.1 芯片封装 |
| 6.3.2 测试方案 |
| 6.4 芯片测试结果分析 |
| 6.4.1 频率合成器测试结果 |
| 6.4.2 频率合成器性能总结 |
| 6.4.3 应用讨论 |
| 6.5 本章小结 |
| 第七章 总结与展望 |
| 7.1 总结 |
| 7.2 展望 |
| 参考文献 |
| 致谢 |
| 博士阶段获得的研究成果 |
（8）基于FPGA控制的低相噪捷变频率源设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 频率源合成技术的研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要工作及结构安排 |
| 第二章 频率源合成技术 |
| 2.1 频率源合成技术综述 |
| 2.1.1 锁相频率合成器 |
| 2.1.2 直接数字式频率合成器(DDS) |
| 2.1.3 直接模拟式频率合成器 |
| 2.1.4 频率合成器的合成方法的比较 |
| 2.2 混合式频率合成方案 |
| 2.2.1 DDS激励PLL频率合成方案 |
| 2.2.2 DDS与PLL环外混频合成方案 |
| 2.2.3 下变频锁相频率合成方案 |
| 2.3 小结 |
| 第三章 DDS技术理论分析 |
| 3.1 DDS技术工作原理 |
| 3.2 DDS的基本结构 |
| 3.2.1 相位累积加法器 |
| 3.2.2 正弦查询表ROM |
| 3.2.3 数模转换器DAC |
| 3.3 DDS技术的相噪分析 |
| 3.4 DDS技术的杂散来源 |
| 3.5 小结 |
| 第四章 频率源系统方案设计 |
| 4.1 系统方案比选 |
| 4.2 系统电路组成 |
| 4.2.1 取样VCXO电路 |
| 4.2.2 梳状谱发生器与开关滤波电路 |
| 4.2.3 锁相环电路 |
| 4.2.4 DDS模块电路及FPGA对 DDS的控制电路 |
| 4.3 相位噪声的具体分析 |
| 4.3.1 系统方案相噪预算 |
| 4.4 杂散仿真验证 |
| 4.4.1 杂散的概念 |
| 4.4.2 系统方案杂散分析 |
| 4.4.3 杂散优化方案 |
| 4.5 小结 |
| 第五章 DDS硬件电路设计 |
| 5.1 DDS芯片的选取原则 |
| 5.2 AD9910 芯片简介 |
| 5.3 DDS模块设计 |
| 5.3.1 DDS时钟信号实现 |
| 5.3.2 DDS设计的外围电路 |
| 5.3.3 DDS PCB版图设计 |
| 5.4 小结 |
| 第六章 系统方案功能实现及验证 |
| 6.1 FPGA控制AD9910 的软件实现 |
| 6.1.1 FPGA接口芯片介绍 |
| 6.1.2 FPGA与 AD9910 的连接 |
| 6.1.3 AD9910 寄存器的配置 |
| 6.1.4 FPGA对 AD9910 的控制写入 |
| 6.2 系统实物及测试图 |
| 6.3 小结 |
| 第七章 总结与展望 |
| 致谢 |
| 参考文献 |
（9）VHF波段DMB移频直放站设计（论文提纲范文）
| 摘要 |
| abstract |
| 注释表 |
| 第1章 引言 |
| 1.1 研究背景 |
| 1.2 研究现状 |
| 1.3 主要研究内容 |
| 1.4 论文主要结构 |
| 第2章 无线移频直放站基本原理 |
| 2.1 无线移频直放站系统组成 |
| 2.2 混频器原理 |
| 2.2.1 混频器的基本构成 |
| 2.2.2 混频器性能指标 |
| 2.2.3 混频器的分类 |
| 2.3 锁相环频率合成器原理 |
| 2.3.1 锁相环的基本组成与原理 |
| 2.3.2 频率合成器原理 |
| 2.4 本章小结 |
| 第3章 DMB移频直放站总体方案设计 |
| 3.1 DMB系统的组成及特点 |
| 3.1.1 DMB系统组成 |
| 3.1.2 DMB的覆盖方式 |
| 3.2 DMB移频直放站总体方案设计 |
| 3.3 本章小结 |
| 第4章 DMB移频直放站移频单元设计 |
| 4.1 混频电路设计 |
| 4.1.1 AD831 混频器的组成及特点 |
| 4.1.2 AD831 混频器工作原理 |
| 4.1.3 混频器电路设计 |
| 4.2 锁相环频率合成器设计 |
| 4.2.1 ADF4351 锁相环芯片特点 |
| 4.2.2 ADF4351 工作原理 |
| 4.2.3 基于ADF4351 的频率合成器电路设计 |
| 4.2.4 ADF4351 频率合成器程序设计 |
| 4.3 DMB移频直放站移频单元硬件电路的实现 |
| 4.4 本章小结 |
| 第5章 微带线带通滤波器设计 |
| 5.1 带通滤波器基本原理及设计方法 |
| 5.1.1 滤波器的低通原型 |
| 5.1.2 带通滤波器设计方法 |
| 5.1.3 常见的微带滤波器 |
| 5.2 梳状线带通滤波器设计 |
| 5.2.1 梳状线带通滤波器设计流程 |
| 5.2.2 梳状微带带通滤波器参数计算方法 |
| 5.2.3 抽头式梳状滤波器设计 |
| 5.3 本章小结 |
| 第6章 系统测试 |
| 6.1 实验室测试 |
| 6.1.1 移频单元测试 |
| 6.1.2 微带滤波器测试 |
| 6.1.3 DMB移频直放站测试 |
| 6.2 实地测试 |
| 6.3 本章小结 |
| 第7章 工作总结与未来展望 |
| 7.1 工作总结 |
| 7.2 未来展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间从事的科研工作及取得的成果 |
（10）频控阵雷达频率合成子系统的设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究动态 |
| 1.3 研究动机与主要内容 |
| 1.4 论文各章节安排 |
| 第二章 频控阵理论 |
| 2.1 频控阵概念 |
| 2.2 频控阵基本特征 |
| 2.2.1 频控阵时域波形 |
| 2.2.2 频控阵场强特性 |
| 2.3 频控阵频偏设计理论 |
| 2.4 本章小结 |
| 第三章 频控阵发射源方案研究 |
| 3.1 频控阵雷达发射源混频方案 |
| 3.1.1 直接混频方案 |
| 3.1.2 间接混频方案 |
| 3.2 频控阵雷达发射源波形调制方案 |
| 3.2.1 锁相环脉冲波形调制方案 |
| 3.2.2 线性频率调制连续波形方案 |
| 3.3 直接数字频率合成锁相环混合方案 |
| 3.4 本章小结 |
| 第四章 频控阵发射源的系统设计与实现 |
| 4.1 主要功能及指标分析 |
| 4.2 频控阵雷达发射系统方案 |
| 4.2.1 既有方案回顾 |
| 4.2.2 系统方案介绍 |
| 4.2.3 系统控制芯片选择 |
| 4.2.4 系统各模块介绍 |
| 4.3 系统实现 |
| 4.3.1 系统方案性能分析 |
| 4.3.2 系统电路设计 |
| 4.3.3 系统控制实现 |
| 4.3.4 AD9914 工作原理 |
| 4.3.5 FPGA硬件控制实现 |
| 4.4 相位编码和校正功能实现 |
| 4.5 频率扫描功能实现 |
| 4.6 交互界面的优化设计 |
| 4.7 本章小结 |
| 第五章 频控阵测试 |
| 5.1 测试大纲介绍 |
| 5.2 频空阵发射源性能测试 |
| 5.2.1 输出信号性能指标测试 |
| 5.2.2 相位编码功能测试 |
| 5.2.3 相位校正功能测试 |
| 5.3 频控阵特性测试 |
| 5.3.1 测试方案介绍 |
| 5.3.2 测试结果 |
| 5.3.3 测试结果分析 |
| 5.4 主要工程问题汇总及解决方案 |
| 5.5 本章小结 |
| 第六章 研究工作总结与展望 |
| 6.1 全文工作总结 |
| 6.2 下一步工作展望 |
| 6.2.1 进一步实现脉冲波形调制 |
| 6.2.2 进一步满足多种非线性频偏的需求 |
| 6.2.3 进一步实现相位快速校准 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
四、串行数字锁相频率合成器原理与应用（论文参考文献）
- [1]中频数字化接收机的硬件研究与实现[D]. 周磊. 南京邮电大学, 2019(03)
- [2]多接口电平输出的频率合成器研究及实现[D]. 张佳俊. 中北大学, 2020(10)
- [3]芯片级CPT原子钟射频模块设计与实现[D]. 牟仕浩. 中北大学, 2020(12)
- [4]超宽带雷达频率合成系统设计[D]. 蒋婷婷. 安徽建筑大学, 2020(01)
- [5]宽带小步进频率源研制[D]. 蓝友. 电子科技大学, 2020(01)
- [6]超宽带小型化捷变频频率合成器的研究[D]. 叶津宇. 南京理工大学, 2020(01)
- [7]低抖动紧凑型小数频率合成器关键技术研究[D]. 闫成刚. 东南大学, 2019(01)
- [8]基于FPGA控制的低相噪捷变频率源设计[D]. 段小莉. 电子科技大学, 2019(04)
- [9]VHF波段DMB移频直放站设计[D]. 李春阳. 重庆邮电大学, 2019(02)
- [10]频控阵雷达频率合成子系统的设计与实现[D]. 钟青. 电子科技大学, 2020(07)